Standard

IEC 62142:2005 ED1

jun 2005 Tilbaketrukket

Logg inn eller registrer deg for å legge til som favoritt.
Logg på eller registrer deg for å få varsler når nye versjoner eller tillegg til denne standarden gjøres tilgjengelig.

Rettelser og tillegg kjøpes separat.

Språk Engelsk

Tjenester Lese online (Ingen utskrift) kr 5 485,00 Trykket og innbundet Plugins.Misc.SDTheme.Product.Variant.ShippingDescription kr 6 856,00

Det finnes ingen utvidede utgaver tilgjengelig for denne standarden

Det er ingen tilgjengelige rettelser og tillegg for denne standarden. Eventuelle rettelser og tillegg vil bli lagt til automatisk for abonnenter.

Omfang

Defines a set of modeling rules for writing Verilog® HDL descriptions for synthesis. Adherence to these rules guarantees the interoperability of Verilog HDL descriptions between register-transfer level synthesis tools that comply to this standard. The standard de.nes how the semantics of Verilog HDL are used, for example, to describe level- and edge-sensitive logic. It also describes the syntax of the language with reference to what shall be supported and what shall not be supported for interoperability.

Dokumentinformasjon

Standard fra IEC
Publisert: 27. juni 2005
Tilbaketrukket: 4. august 2010
Utgave: 1
Versjon: 1
Varetype: IS
ISBN: 283188036X

ICS 25.040.99
ISO TC TC 91

IEC 62142:2005 ED1

Tilgang til standarder for hele virksomheten

Fordeler med vår bedriftsløsning:

Kontakt oss i dag for et uforpliktende tilbud

Omfang

Dokumentinformasjon

Tilgang til standarder for hele virksomheten

Fordeler med vår bedriftsløsning:

Kontakt oss i dag for et uforpliktende tilbud

Extended editions Utvidede utgaver (0)

Version history Rettelser og tillegg (0)

Omfang

Dokumentinformasjon